从电路节点到 DDR5：一步步理解高速信号反射（2）

上一部分把节点电压、支路电流和端口方向分开了。现在继续问一个工程问题：一条 PCB 走线什么时候不能再被当成“没有延迟的导线”？

答案不是“频率超过某个固定数字”。更有用的判断是：信号边沿完成的时间，是否短到足以让传播延迟变得不可忽略。

1. 集中参数模型在假设什么

在普通电路图里，一根导线通常被视为一个节点。这个模型隐含了一个近似：导线两端的电压变化可以近似同时发生。

如果走线很短，或者信号变化很慢，这个近似非常好。电阻、电容和电感可以集中放在少数几个元件上计算。

但真实走线的电阻、电感、电容和介质漏导是沿长度分布的：

每一小段都包含：串联 R、串联 L、并联 C、并联 G
  ──[R,L]──[R,L]──[R,L]──
       |      |      |
      C,G    C,G    C,G

这就是分布参数模型。它允许信号以有限速度传播，而不是瞬间出现在整条线上。

2. 传播延迟从哪里来

设走线长度为 $l$，传播速度为 $u$，单程传播延迟约为：

对低损耗传输线，常用近似是：

这里的 $L$ 和 $C$ 是单位长度参数。它们由走线几何形状、参考平面和介质材料共同决定。

同一个速度也可以从介质角度写出来：

$\epsilon_\mathrm{eff}$ 是走线实际“感受”到的有效介电常数。带状线被基材包围，$\epsilon_\mathrm{eff}$ 接近基材的 $\epsilon_r$；微带线一部分电场走空气，$\epsilon_\mathrm{eff}$ 介于 1 和 $\epsilon_r$ 之间，因此同样长度的微带线通常比带状线快一些。

常见 FR-4 类基材的 $\epsilon_r$ 大致在 4 附近，对应的传播延迟量级是每英寸一百多皮秒。具体数值必须由叠层、材料数据和场求解结果决定，不能直接套用一个经验常数。

所以特性阻抗不是某个芯片“输出的阻抗”，也不是仅由走线长度决定的电阻。它是线本身对传播波呈现的电压电流比。

3. 边沿时间比时钟频率更关键

一个 500 MHz 时钟的周期是 2 ns，但它的上升时间可能只有 100 ps。反过来，一个频率更低的控制信号，如果边沿很快、走线很长，也可能出现明显反射。

常见的工程粗略判断是比较 $t_r$ 和 $t_d$：

当这个条件接近成立时，建议至少检查传输线效应。它不是所有器件、拓扑和测量定义都适用的硬阈值，而是提醒我们不要只看数据手册上的时钟频率。

例如，若走线单程延迟为 100 ps，而驱动器上升时间也是 100 ps，那么波到达负载时，源端的边沿仍在变化。把整条线当成一个瞬时节点，会漏掉这段时间内发生的边界条件变化。

4. 为什么低频信号也会有高速问题

数字信号不是理想的方波。它的频谱由边沿决定，快速边沿包含更高频率的成分。

因此，下面两种说法不能互换：

数据以多少 MHz/MT/s 重复
边沿包含多高的频率成分

信号完整性问题可能来自：

• 走线长度带来的传播延迟；
• 驱动器输出阻抗和接收器输入阻抗与 $Z_0$ 不匹配；
• 封装引脚、封装走线和焊盘的寄生参数；
• 走线宽度变化、换层、参考平面切换或平面开槽；
• 过孔、残桩（stub）、连接器和 DIMM 插槽；
• 分支拓扑造成的阻抗并联；
• DQ、DQS、CA 之间的耦合，使一条线的有效边界随邻线码型变化；
• 电源和地噪声改变驱动器工作点，导致瞬时输出阻抗变化。

这些问题都可能在一个时钟周期内发生多次传播和反射。

5. 从“电路图”升级到“链路图”

集中参数视角：

驱动器 ───────── 接收器
       认为是同一个节点

传输线视角：

源端       传播中的波             负载端
  |  ─────────────────────────>    |
  |  <─────────────────────────    |

第二幅图额外记录了时间和方向。这正是后面理解 $V^+$、$V^-$ 和反射的必要条件。

本篇结论

判断是否使用传输线模型，优先比较：

信号边沿时间  ↔  走线传播延迟

下一篇不再把电压看成“整条线同时拥有的数值”，而是从一条向前传播的波开始建立模型。

References

• Transmission line：分布参数模型、单位长度 $R/L/C/G$ 和传播延迟。
• Characteristic impedance：低损耗传输线中 $Z_0$ 与单位长度参数的关系。